mirror of
https://github.com/brain-hackers/u-boot-brain
synced 2024-06-09 23:36:03 +09:00
ARM: dts: stm32: Rework DDR DT inclusion
Adjust the DDR configuration dtsi such that they only generate the DRAM configuration node, the DDR controller node is moved into the stm32mp157-u-boot.dtsi itself. This permits including multiple DDR configuration dtsi files in board DT. Reviewed-by: Patrick Delaunay <patrick.delaunay@st.com> Signed-off-by: Marek Vasut <marex@denx.de> Cc: Manivannan Sadhasivam <manivannan.sadhasivam@linaro.org> Cc: Patrick Delaunay <patrick.delaunay@st.com> Cc: Patrice Chotard <patrice.chotard@st.com>
This commit is contained in:
Marek Vasut
Patrick Delaunay
parent
0c27c16495
commit
a8c97f4a00
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@ -2,156 +2,240 @@
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/*
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||||
* Copyright : STMicroelectronics 2018
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*/
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||||
#include <linux/stringify.h>
|
||||
|
||||
/ {
|
||||
soc {
|
||||
ddr: ddr@5a003000 {
|
||||
u-boot,dm-pre-reloc;
|
||||
&ddr {
|
||||
config-DDR_MEM_COMPATIBLE {
|
||||
u-boot,dm-pre-reloc;
|
||||
|
||||
compatible = "st,stm32mp1-ddr";
|
||||
compatible = __stringify(st,DDR_MEM_COMPATIBLE);
|
||||
|
||||
reg = <0x5A003000 0x550
|
||||
0x5A004000 0x234>;
|
||||
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|
||||
st,mem-speed = <DDR_MEM_SPEED>;
|
||||
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|
||||
|
||||
clocks = <&rcc AXIDCG>,
|
||||
<&rcc DDRC1>,
|
||||
<&rcc DDRC2>,
|
||||
<&rcc DDRPHYC>,
|
||||
<&rcc DDRCAPB>,
|
||||
<&rcc DDRPHYCAPB>;
|
||||
st,ctl-reg = <
|
||||
DDR_MSTR
|
||||
DDR_MRCTRL0
|
||||
DDR_MRCTRL1
|
||||
DDR_DERATEEN
|
||||
DDR_DERATEINT
|
||||
DDR_PWRCTL
|
||||
DDR_PWRTMG
|
||||
DDR_HWLPCTL
|
||||
DDR_RFSHCTL0
|
||||
DDR_RFSHCTL3
|
||||
DDR_CRCPARCTL0
|
||||
DDR_ZQCTL0
|
||||
DDR_DFITMG0
|
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DDR_DFITMG1
|
||||
DDR_DFILPCFG0
|
||||
DDR_DFIUPD0
|
||||
DDR_DFIUPD1
|
||||
DDR_DFIUPD2
|
||||
DDR_DFIPHYMSTR
|
||||
DDR_ODTMAP
|
||||
DDR_DBG0
|
||||
DDR_DBG1
|
||||
DDR_DBGCMD
|
||||
DDR_POISONCFG
|
||||
DDR_PCCFG
|
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>;
|
||||
|
||||
clock-names = "axidcg",
|
||||
"ddrc1",
|
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"ddrc2",
|
||||
"ddrphyc",
|
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|
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"ddrphycapb";
|
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st,ctl-timing = <
|
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DDR_RFSHTMG
|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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DDR_ODTCFG
|
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>;
|
||||
|
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|
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|
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st,mem-size = <DDR_MEM_SIZE>;
|
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st,ctl-map = <
|
||||
DDR_ADDRMAP1
|
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DDR_ADDRMAP2
|
||||
DDR_ADDRMAP3
|
||||
DDR_ADDRMAP4
|
||||
DDR_ADDRMAP5
|
||||
DDR_ADDRMAP6
|
||||
DDR_ADDRMAP9
|
||||
DDR_ADDRMAP10
|
||||
DDR_ADDRMAP11
|
||||
>;
|
||||
|
||||
st,ctl-reg = <
|
||||
DDR_MSTR
|
||||
DDR_MRCTRL0
|
||||
DDR_MRCTRL1
|
||||
DDR_DERATEEN
|
||||
DDR_DERATEINT
|
||||
DDR_PWRCTL
|
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DDR_PWRTMG
|
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DDR_HWLPCTL
|
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DDR_RFSHCTL0
|
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|
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|
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|
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|
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DDR_DFITMG1
|
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DDR_DFILPCFG0
|
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DDR_DFIUPD0
|
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DDR_DFIUPD1
|
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DDR_DFIUPD2
|
||||
DDR_DFIPHYMSTR
|
||||
DDR_ODTMAP
|
||||
DDR_DBG0
|
||||
DDR_DBG1
|
||||
DDR_DBGCMD
|
||||
DDR_POISONCFG
|
||||
DDR_PCCFG
|
||||
>;
|
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st,ctl-perf = <
|
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DDR_SCHED
|
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DDR_SCHED1
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
DDR_PCFGWQOS0_1
|
||||
DDR_PCFGWQOS1_1
|
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>;
|
||||
|
||||
st,ctl-timing = <
|
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DDR_RFSHTMG
|
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|
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|
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|
||||
DDR_DRAMTMG3
|
||||
DDR_DRAMTMG4
|
||||
DDR_DRAMTMG5
|
||||
DDR_DRAMTMG6
|
||||
DDR_DRAMTMG7
|
||||
DDR_DRAMTMG8
|
||||
DDR_DRAMTMG14
|
||||
DDR_ODTCFG
|
||||
>;
|
||||
st,phy-reg = <
|
||||
DDR_PGCR
|
||||
DDR_ACIOCR
|
||||
DDR_DXCCR
|
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DDR_DSGCR
|
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|
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|
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|
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|
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|
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|
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|
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>;
|
||||
|
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st,ctl-map = <
|
||||
DDR_ADDRMAP1
|
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DDR_ADDRMAP2
|
||||
DDR_ADDRMAP3
|
||||
DDR_ADDRMAP4
|
||||
DDR_ADDRMAP5
|
||||
DDR_ADDRMAP6
|
||||
DDR_ADDRMAP9
|
||||
DDR_ADDRMAP10
|
||||
DDR_ADDRMAP11
|
||||
>;
|
||||
|
||||
st,ctl-perf = <
|
||||
DDR_SCHED
|
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DDR_SCHED1
|
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|
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DDR_PERFLPR1
|
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DDR_PERFWR1
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|
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|
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|
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|
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|
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DDR_PCFGWQOS1_0
|
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|
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DDR_PCFGW_1
|
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|
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|
||||
DDR_PCFGWQOS0_1
|
||||
DDR_PCFGWQOS1_1
|
||||
>;
|
||||
|
||||
st,phy-reg = <
|
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DDR_PGCR
|
||||
DDR_ACIOCR
|
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DDR_DXCCR
|
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|
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|
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|
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|
||||
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|
||||
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|
||||
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|
||||
>;
|
||||
|
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st,phy-timing = <
|
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|
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|
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DDR_PTR2
|
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|
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|
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DDR_MR2
|
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DDR_MR3
|
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>;
|
||||
st,phy-timing = <
|
||||
DDR_PTR0
|
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DDR_PTR1
|
||||
DDR_PTR2
|
||||
DDR_DTPR0
|
||||
DDR_DTPR1
|
||||
DDR_DTPR2
|
||||
DDR_MR0
|
||||
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|
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DDR_MR2
|
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DDR_MR3
|
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>;
|
||||
|
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#ifdef DDR_PHY_CAL_SKIP
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|
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|
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|
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|
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DDR_DX3DQSTR
|
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>;
|
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|
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|
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|
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|
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|
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|
||||
DDR_DX3DQTR
|
||||
DDR_DX3DQSTR
|
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>;
|
||||
|
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#endif
|
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|
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};
|
||||
status = "okay";
|
||||
};
|
||||
};
|
||||
|
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#undef DDR_MEM_COMPATIBLE
|
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|
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|
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|
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|
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|
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|
|
|
|||
|
|
@ -16,6 +16,7 @@
|
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* address mapping : RBC
|
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* Tc > + 85C : N
|
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*/
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#define DDR_MEM_COMPATIBLE ddr3-1066-888-bin-g-1x4gb-533mhz
|
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#define DDR_MEM_NAME "DDR3-1066/888 bin G 1x4Gb 533MHz v1.45"
|
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|
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|
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|
|
|
|||
|
|
@ -16,6 +16,7 @@
|
|||
* address mapping : RBC
|
||||
* Tc > + 85C : N
|
||||
*/
|
||||
#define DDR_MEM_COMPATIBLE ddr3-1066-888-bin-g-2x4gb-533mhz
|
||||
#define DDR_MEM_NAME "DDR3-1066/888 bin G 2x4Gb 533MHz v1.45"
|
||||
#define DDR_MEM_SPEED 533000
|
||||
#define DDR_MEM_SIZE 0x40000000
|
||||
|
|
|
|||
|
|
@ -36,6 +36,31 @@
|
|||
|
||||
soc {
|
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|
||||
|
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|
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|
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|
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|
||||
|
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|
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|
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|
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|
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|
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|
||||
<&rcc DDRPHYCAPB>;
|
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|
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|
||||
"ddrc1",
|
||||
"ddrc2",
|
||||
"ddrphyc",
|
||||
"ddrcapb",
|
||||
"ddrphycapb";
|
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|
||||
status = "okay";
|
||||
};
|
||||
};
|
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};
|
||||
|
||||
|
|
|
|||
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