mirror of
https://github.com/brain-hackers/u-boot-brain
synced 2024-07-10 21:26:19 +09:00
armv8: lsch3: Add support of serdes3 module
Some lsch3 based SoCs like lx2160a contains three serdes modules. Add support for third serdes protocol in lsch3 Signed-off-by: Priyanka Jain <priyanka.jain@nxp.com> Reviewed-by: York Sun <york.sun@nxp.com>
This commit is contained in:
parent
df182a42a4
commit
6252faa0da
|
@ -348,6 +348,9 @@ config SYS_FSL_SRDS_1
|
||||||
config SYS_FSL_SRDS_2
|
config SYS_FSL_SRDS_2
|
||||||
bool
|
bool
|
||||||
|
|
||||||
|
config SYS_NXP_SRDS_3
|
||||||
|
bool
|
||||||
|
|
||||||
config SYS_HAS_SERDES
|
config SYS_HAS_SERDES
|
||||||
bool
|
bool
|
||||||
|
|
||||||
|
|
|
@ -1,5 +1,6 @@
|
||||||
// SPDX-License-Identifier: GPL-2.0+
|
// SPDX-License-Identifier: GPL-2.0+
|
||||||
/*
|
/*
|
||||||
|
* Copyright 2016-2018 NXP
|
||||||
* Copyright 2014-2015 Freescale Semiconductor, Inc.
|
* Copyright 2014-2015 Freescale Semiconductor, Inc.
|
||||||
*/
|
*/
|
||||||
|
|
||||||
|
@ -16,6 +17,9 @@ static u8 serdes1_prtcl_map[SERDES_PRCTL_COUNT];
|
||||||
#ifdef CONFIG_SYS_FSL_SRDS_2
|
#ifdef CONFIG_SYS_FSL_SRDS_2
|
||||||
static u8 serdes2_prtcl_map[SERDES_PRCTL_COUNT];
|
static u8 serdes2_prtcl_map[SERDES_PRCTL_COUNT];
|
||||||
#endif
|
#endif
|
||||||
|
#ifdef CONFIG_SYS_NXP_SRDS_3
|
||||||
|
static u8 serdes3_prtcl_map[SERDES_PRCTL_COUNT];
|
||||||
|
#endif
|
||||||
|
|
||||||
#if defined(CONFIG_FSL_MC_ENET) && !defined(CONFIG_SPL_BUILD)
|
#if defined(CONFIG_FSL_MC_ENET) && !defined(CONFIG_SPL_BUILD)
|
||||||
int xfi_dpmac[XFI8 + 1];
|
int xfi_dpmac[XFI8 + 1];
|
||||||
|
@ -57,6 +61,12 @@ int is_serdes_configured(enum srds_prtcl device)
|
||||||
|
|
||||||
ret |= serdes2_prtcl_map[device];
|
ret |= serdes2_prtcl_map[device];
|
||||||
#endif
|
#endif
|
||||||
|
#ifdef CONFIG_SYS_NXP_SRDS_3
|
||||||
|
if (!serdes3_prtcl_map[NONE])
|
||||||
|
fsl_serdes_init();
|
||||||
|
|
||||||
|
ret |= serdes3_prtcl_map[device];
|
||||||
|
#endif
|
||||||
|
|
||||||
return !!ret;
|
return !!ret;
|
||||||
}
|
}
|
||||||
|
@ -81,6 +91,13 @@ int serdes_get_first_lane(u32 sd, enum srds_prtcl device)
|
||||||
cfg &= FSL_CHASSIS3_SRDS2_PRTCL_MASK;
|
cfg &= FSL_CHASSIS3_SRDS2_PRTCL_MASK;
|
||||||
cfg >>= FSL_CHASSIS3_SRDS2_PRTCL_SHIFT;
|
cfg >>= FSL_CHASSIS3_SRDS2_PRTCL_SHIFT;
|
||||||
break;
|
break;
|
||||||
|
#endif
|
||||||
|
#ifdef CONFIG_SYS_NXP_SRDS_3
|
||||||
|
case NXP_SRDS_3:
|
||||||
|
cfg = gur_in32(&gur->rcwsr[FSL_CHASSIS3_SRDS3_REGSR - 1]);
|
||||||
|
cfg &= FSL_CHASSIS3_SRDS3_PRTCL_MASK;
|
||||||
|
cfg >>= FSL_CHASSIS3_SRDS3_PRTCL_SHIFT;
|
||||||
|
break;
|
||||||
#endif
|
#endif
|
||||||
default:
|
default:
|
||||||
printf("invalid SerDes%d\n", sd);
|
printf("invalid SerDes%d\n", sd);
|
||||||
|
@ -200,6 +217,12 @@ struct serdes_prctl_info srds_prctl_info[] = {
|
||||||
.mask = FSL_CHASSIS3_SRDS2_PRTCL_MASK,
|
.mask = FSL_CHASSIS3_SRDS2_PRTCL_MASK,
|
||||||
.shift = FSL_CHASSIS3_SRDS2_PRTCL_SHIFT
|
.shift = FSL_CHASSIS3_SRDS2_PRTCL_SHIFT
|
||||||
},
|
},
|
||||||
|
#endif
|
||||||
|
#ifdef CONFIG_SYS_NXP_SRDS_3
|
||||||
|
{.id = 3,
|
||||||
|
.mask = FSL_CHASSIS3_SRDS3_PRTCL_MASK,
|
||||||
|
.shift = FSL_CHASSIS3_SRDS3_PRTCL_SHIFT
|
||||||
|
},
|
||||||
#endif
|
#endif
|
||||||
{} /* NULL ENTRY */
|
{} /* NULL ENTRY */
|
||||||
};
|
};
|
||||||
|
@ -340,6 +363,11 @@ int setup_serdes_volt(u32 svdd)
|
||||||
struct ccsr_serdes __iomem *serdes2_base =
|
struct ccsr_serdes __iomem *serdes2_base =
|
||||||
(void *)(CONFIG_SYS_FSL_LSCH3_SERDES_ADDR + 0x10000);
|
(void *)(CONFIG_SYS_FSL_LSCH3_SERDES_ADDR + 0x10000);
|
||||||
u32 cfg_rcwsrds2 = gur_in32(&gur->rcwsr[FSL_CHASSIS3_SRDS2_REGSR - 1]);
|
u32 cfg_rcwsrds2 = gur_in32(&gur->rcwsr[FSL_CHASSIS3_SRDS2_REGSR - 1]);
|
||||||
|
#endif
|
||||||
|
#ifdef CONFIG_SYS_NXP_SRDS_3
|
||||||
|
struct ccsr_serdes __iomem *serdes3_base =
|
||||||
|
(void *)(CONFIG_SYS_FSL_LSCH3_SERDES_ADDR + 0x20000);
|
||||||
|
u32 cfg_rcwsrds3 = gur_in32(&gur->rcwsr[FSL_CHASSIS3_SRDS3_REGSR - 1]);
|
||||||
#endif
|
#endif
|
||||||
u32 cfg_tmp;
|
u32 cfg_tmp;
|
||||||
int svdd_cur, svdd_tar;
|
int svdd_cur, svdd_tar;
|
||||||
|
@ -370,6 +398,9 @@ int setup_serdes_volt(u32 svdd)
|
||||||
#ifdef CONFIG_SYS_FSL_SRDS_2
|
#ifdef CONFIG_SYS_FSL_SRDS_2
|
||||||
do_enabled_lanes_reset(2, cfg_rcwsrds2, serdes2_base, false);
|
do_enabled_lanes_reset(2, cfg_rcwsrds2, serdes2_base, false);
|
||||||
#endif
|
#endif
|
||||||
|
#ifdef CONFIG_SYS_NXP_SRDS_3
|
||||||
|
do_enabled_lanes_reset(3, cfg_rcwsrds3, serdes3_base, false);
|
||||||
|
#endif
|
||||||
|
|
||||||
/* Put the all enabled PLL in reset */
|
/* Put the all enabled PLL in reset */
|
||||||
#ifdef CONFIG_SYS_FSL_SRDS_1
|
#ifdef CONFIG_SYS_FSL_SRDS_1
|
||||||
|
@ -383,6 +414,12 @@ int setup_serdes_volt(u32 svdd)
|
||||||
do_pll_reset(cfg_tmp, serdes2_base);
|
do_pll_reset(cfg_tmp, serdes2_base);
|
||||||
#endif
|
#endif
|
||||||
|
|
||||||
|
#ifdef CONFIG_SYS_NXP_SRDS_3
|
||||||
|
cfg_tmp = cfg_rcwsrds3 & 0x30;
|
||||||
|
cfg_tmp >>= 4;
|
||||||
|
do_pll_reset(cfg_tmp, serdes3_base);
|
||||||
|
#endif
|
||||||
|
|
||||||
/* Put the Rx/Tx calibration into reset */
|
/* Put the Rx/Tx calibration into reset */
|
||||||
#ifdef CONFIG_SYS_FSL_SRDS_1
|
#ifdef CONFIG_SYS_FSL_SRDS_1
|
||||||
do_rx_tx_cal_reset(serdes1_base);
|
do_rx_tx_cal_reset(serdes1_base);
|
||||||
|
@ -392,6 +429,10 @@ int setup_serdes_volt(u32 svdd)
|
||||||
do_rx_tx_cal_reset(serdes2_base);
|
do_rx_tx_cal_reset(serdes2_base);
|
||||||
#endif
|
#endif
|
||||||
|
|
||||||
|
#ifdef CONFIG_SYS_NXP_SRDS_3
|
||||||
|
do_rx_tx_cal_reset(serdes3_base);
|
||||||
|
#endif
|
||||||
|
|
||||||
ret = set_serdes_volt(svdd);
|
ret = set_serdes_volt(svdd);
|
||||||
if (ret < 0) {
|
if (ret < 0) {
|
||||||
printf("could not change SVDD\n");
|
printf("could not change SVDD\n");
|
||||||
|
@ -408,6 +449,11 @@ int setup_serdes_volt(u32 svdd)
|
||||||
cfg_tmp >>= 2;
|
cfg_tmp >>= 2;
|
||||||
do_serdes_enable(cfg_tmp, serdes2_base);
|
do_serdes_enable(cfg_tmp, serdes2_base);
|
||||||
#endif
|
#endif
|
||||||
|
#ifdef CONFIG_SYS_NXP_SRDS_3
|
||||||
|
cfg_tmp = cfg_rcwsrds3 & 0x30;
|
||||||
|
cfg_tmp >>= 4;
|
||||||
|
do_serdes_enable(cfg_tmp, serdes3_base);
|
||||||
|
#endif
|
||||||
|
|
||||||
/* Wait for at at least 625us, ensure the PLLs being reset are locked */
|
/* Wait for at at least 625us, ensure the PLLs being reset are locked */
|
||||||
udelay(800);
|
udelay(800);
|
||||||
|
@ -422,6 +468,13 @@ int setup_serdes_volt(u32 svdd)
|
||||||
cfg_tmp >>= 2;
|
cfg_tmp >>= 2;
|
||||||
do_pll_lock(cfg_tmp, serdes2_base);
|
do_pll_lock(cfg_tmp, serdes2_base);
|
||||||
#endif
|
#endif
|
||||||
|
|
||||||
|
#ifdef CONFIG_SYS_NXP_SRDS_3
|
||||||
|
cfg_tmp = cfg_rcwsrds3 & 0x30;
|
||||||
|
cfg_tmp >>= 4;
|
||||||
|
do_pll_lock(cfg_tmp, serdes3_base);
|
||||||
|
#endif
|
||||||
|
|
||||||
/* Take the all enabled lanes out of reset */
|
/* Take the all enabled lanes out of reset */
|
||||||
#ifdef CONFIG_SYS_FSL_SRDS_1
|
#ifdef CONFIG_SYS_FSL_SRDS_1
|
||||||
do_enabled_lanes_reset(1, cfg_rcwsrds1, serdes1_base, true);
|
do_enabled_lanes_reset(1, cfg_rcwsrds1, serdes1_base, true);
|
||||||
|
@ -430,6 +483,10 @@ int setup_serdes_volt(u32 svdd)
|
||||||
do_enabled_lanes_reset(2, cfg_rcwsrds2, serdes2_base, true);
|
do_enabled_lanes_reset(2, cfg_rcwsrds2, serdes2_base, true);
|
||||||
#endif
|
#endif
|
||||||
|
|
||||||
|
#ifdef CONFIG_SYS_NXP_SRDS_3
|
||||||
|
do_enabled_lanes_reset(3, cfg_rcwsrds3, serdes3_base, true);
|
||||||
|
#endif
|
||||||
|
|
||||||
/* For each PLL being reset, and achieved PLL lock set RST_DONE */
|
/* For each PLL being reset, and achieved PLL lock set RST_DONE */
|
||||||
#ifdef CONFIG_SYS_FSL_SRDS_1
|
#ifdef CONFIG_SYS_FSL_SRDS_1
|
||||||
cfg_tmp = cfg_rcwsrds1 & 0x3;
|
cfg_tmp = cfg_rcwsrds1 & 0x3;
|
||||||
|
@ -441,6 +498,12 @@ int setup_serdes_volt(u32 svdd)
|
||||||
do_pll_reset_done(cfg_tmp, serdes2_base);
|
do_pll_reset_done(cfg_tmp, serdes2_base);
|
||||||
#endif
|
#endif
|
||||||
|
|
||||||
|
#ifdef CONFIG_SYS_NXP_SRDS_3
|
||||||
|
cfg_tmp = cfg_rcwsrds3 & 0x30;
|
||||||
|
cfg_tmp >>= 4;
|
||||||
|
do_pll_reset_done(cfg_tmp, serdes3_base);
|
||||||
|
#endif
|
||||||
|
|
||||||
return ret;
|
return ret;
|
||||||
}
|
}
|
||||||
|
|
||||||
|
@ -472,4 +535,12 @@ void fsl_serdes_init(void)
|
||||||
FSL_CHASSIS3_SRDS2_PRTCL_SHIFT,
|
FSL_CHASSIS3_SRDS2_PRTCL_SHIFT,
|
||||||
serdes2_prtcl_map);
|
serdes2_prtcl_map);
|
||||||
#endif
|
#endif
|
||||||
|
#ifdef CONFIG_SYS_NXP_SRDS_3
|
||||||
|
serdes_init(NXP_SRDS_3,
|
||||||
|
CONFIG_SYS_FSL_LSCH3_SERDES_ADDR + NXP_SRDS_3 * 0x10000,
|
||||||
|
FSL_CHASSIS3_SRDS3_REGSR,
|
||||||
|
FSL_CHASSIS3_SRDS3_PRTCL_MASK,
|
||||||
|
FSL_CHASSIS3_SRDS3_PRTCL_SHIFT,
|
||||||
|
serdes3_prtcl_map);
|
||||||
|
#endif
|
||||||
}
|
}
|
||||||
|
|
|
@ -1,5 +1,6 @@
|
||||||
/* SPDX-License-Identifier: GPL-2.0+ */
|
/* SPDX-License-Identifier: GPL-2.0+ */
|
||||||
/*
|
/*
|
||||||
|
* Copyright 2018 NXP
|
||||||
* Copyright 2015 Freescale Semiconductor, Inc.
|
* Copyright 2015 Freescale Semiconductor, Inc.
|
||||||
*/
|
*/
|
||||||
|
|
||||||
|
@ -57,6 +58,7 @@ enum srds_prtcl {
|
||||||
enum srds {
|
enum srds {
|
||||||
FSL_SRDS_1 = 0,
|
FSL_SRDS_1 = 0,
|
||||||
FSL_SRDS_2 = 1,
|
FSL_SRDS_2 = 1,
|
||||||
|
NXP_SRDS_3 = 2,
|
||||||
};
|
};
|
||||||
#elif defined(CONFIG_FSL_LSCH2)
|
#elif defined(CONFIG_FSL_LSCH2)
|
||||||
enum srds_prtcl {
|
enum srds_prtcl {
|
||||||
|
|
Loading…
Reference in New Issue
Block a user